デジタル論理回路、シフトレジスタ、およびアクティブマトリクス装置

专利摘要:
デジタル論理回路は同一の導電型である複数のトランジスタを含む。第１トランジスタ(40)は、第１回路ノード(QB)、第２回路ノード(Y)および第１電源供給線(Vdd)にそれぞれ接続されたソース、ゲートおよびドレインを有する。第２トランジスタ(42)は、上記第２ノード(Y)、上記第１ノード(QB)および上記第１供給線(Vdd)にそれぞれ接続されたソース、ゲートおよびドレインを有する。第３トランジスタ(48)は、上記第１ノード(QB)に接続されたドレインを有する。第４トランジスタ(50)は、第３回路ノード(Q)および上記第２ノード(Y)にそれぞれ接続されたゲートおよびドレインを有する。第５トランジスタ(52)は、上記第１および第３ノード(QB，Q)にそれぞれ接続されたゲートおよびドレインを有する。このような回路は、例えば、アクティブマトリクスアドレッシング構成のシフトレジスタにおけるラッチとして用いることができる。
公开号:JP2011514701A
申请号:JP2010543935
申请日:2009-03-27
公开日:2011-05-06
发明作者:ラジェンドラ ジャガナス；ゼベダイ パトリック
申请人:シャープ株式会社；
IPC主号:H03K3-356

专利说明:

[0001] 本発明は、デジタル論理回路、およびそのような回路を含んだシフトレジスタおよびアクティブマトリクス装置に関する。このような回路は、例えば、アクティブマトリクス装置の行および／または列を駆動するクロック発生器としての使用が好適なフリップフロップとして使用されてもよい。]
背景技術

[0002] 添付の図１は、標準的なアクティブマトリクスディスプレイを示している。このようなディスプレイは、Ｍ行Ｎ列の絵素（画素）のマトリクス２にて構成されている。各行および各列は電極に接続されており、列電極はＮ個の出力を持つデータドライバ４に接続され、行電極はＭ個の出力を持つ走査ドライバ６に接続されている。] 図１
[0003] 画素は、一度に一行分が選択される。走査ドライバは、添付の図２に示すような一連のクロックパルスを生成するＭ段のクロック発生器を含む。各クロックパルスＯＵＴｉは、ｉ番目の行のアクティブ化を制御する（１≦ｉ≦Ｍ）。通常、これらのパルスは重なりを持たず、２つのパルスが同時にハイとなることはない。] 図２
[0004] １行の全ての画素は同時に選択されるか、あるいは、ｂ画素ずつのＢ個のブロックで選択される（すなわち、ｂＢ＝Ｎ）。後者の場合、データドライバもまた、上記したタイプのＢ段のクロック発生器を含み、各クロックパルスＯＵＴｉは、ｉ番目のブロックをアクティブとする（１≦ｉ≦Ｂ）。]
[0005] 上記ディスプレイの通常の動作では、図２に示すタイミングに一致して、上から下へ、および左から右へ、画素上にデータがサンプリングされる。しかしながら、画素上にデータが下から上へおよび／または右から左へサンプリングされるように、サンプリングの方向を切り替え可能とすることは一般的な要求である。これにより、入力データを並べなおすことなく、表示画像を反転または回転することができる。そのような並べ替えは、画像全体を十分に格納できる付加メモリのような、大きな付加回路構成を必要とする。] 図２
[0006] この場合、加えて、クロック発生器は、図２に示すクロックパルスか図３に示すクロックパルスを生成するように、双方向に動作できなければならない。図３においても、各パルスＯＵＴｉ（ｉは１≦ｉ≦Ｍ）はｉ行目をアクティブとする。しかしながら、図２ではパルスＯＵＴｉはパルスＯＵＴｉ−１の後に発生するのに対し、パルスＯＵＴｉはパルスＯＵＴｉ−１の前に発生する。] 図２ 図３
[0007] 上記したタイプの走査ドライバは、ディスプレイにおける接続点数を減らすために、ディスプレイ基板上に直接形成されてもよい。この場合の利点は、接続によって占められる領域を減らし、ディスプレイにおける機械的強度を増すことができる。このような場合では、クロック発生回路に一タイプのトランジスタを用いることが普通である。例えば、上記回路は、ＣＭＯＳ回路で通常用いられるようにｎ型およびｐ型トランジスタを混用するよりも、ｎ型トランジスタのみで構成されてもよい。一タイプのトランジスタを使用することは、製造コストの面で有利である。しかしながら、一タイプのトランジスタの使用では、ＡＮＤゲートやインバータのような、低電力かつ高速なロジックを設計することは難しい。]
[0008] 走査ドライバに用いられるクロック発生器は、シフトレジスタから構成される。シフトレジスタは、その長さの間、クロック信号の応答としてステージからステージへデータ列を順次シフトすることができる多段回路である。一般に、シフトレジスタは、任意のデータ列をシフトすることができる。しかしながら、シフトレジスタが走査またはデータドライバのクロック発生器として使用される時は、その長さの間、単一のハイ状態をシフトすることのみが要求される。そのようなシフトレジスタは、“ウォーキングワン”シフトレジスタと呼ばれ、任意のデータ列をシフトできても、できなくても良い。]
[0009] そのようなタイプのシフトレジスタの一例が、米国特許６３７７０９９号に開示されており、添付の図４に示される。各ステージはリセット−セット（ＲＳ）ラッチ２４によって構成されており、クロックの通過を制御する付加ゲート２６が付いている。付加ゲート２６では、ＲＳラッチがセット状態の時は、クロックがそのステージの出力を通過し、ＲＳラッチがリセット状態の時は、その出力が非アクティブとなる。上記ゲートの出力は、後段のセット入力と前段のリセット入力とに接続される。また、上記ゲートの出力は、走査ドライバの出力を形成する。] 図４
[0010] また、米国特許６７２４３６１号は、重なり合わないパルスを利用する類似したクロック発生器を開示している。]
[0011] ＲＳラッチは、公知の論理ブロックである。図４に示すように、ＲＳラッチは、セット入力Ｓ，リセット入力Ｒ，２つの出力ＱおよびＱＢを有する。ＱＢは、Ｑの論理補（logical complement）である。上記ＲＳラッチは、表１の真理表に従って動作する。] 図４
[0012] ]
[0013] ここで、０および１は、それぞれローおよびハイの論理レベルであり、Ｘは不確定または不許可の状態を示し、Ｑｎは現段の出力状態、Ｑｎ−１は前段の出力状態を示す。]
[0014] ＲＳラッチの一般的な態様は、添付の図５に示される通り、２つの交差対(cross-coulpled)のＮＯＲゲート８，１０によって構成されたものである。セット入力Ｓが論理ハイ状態となった時は、ＮＯＲゲート８の出力は他入力の状態に関わり無くロー状態となる。（上記真理表によって要求されるように）リセット入力Ｒがローレベルであれば、ＮＯＲゲート１０の出力はハイレベルとなる。これにより、ＱおよびＱＢは要求された状態となる。] 図５
[0015] 続いてセット入力が論理ロー状態となり、かつ、リセット入力が論理ロー状態に維持されている間は、Ｑにおけるハイ状態がＮＯＲゲート８にロー状態を出力させる。したがって、ＱおよびＱＢはそれまでの状態が維持される。]
[0016] この状態は、Ｑ出力からＮＯＲゲート８、ＱＢ出力、およびＮＯＲゲートを介してＱ出力に戻る正のフィードバックループとなるフリップフロップの双安定性質を説明する。もしＱ出力がノイズに影響されても、その値はＮＯＲゲート１０およびＱＢの状態によって復元される。同様に、ＱＢはＮＯＲゲート８およびＱの状態によって保持される。したがって、フリップフロップ出力の状態は、（少なくとも適当な限度内の）ノイズの影響を受け付けない。]
[0017] 添付の図６は単チャネルプロセスにおけるＲＳラッチの最も単純な構成を示すものであり、米国特許６７７８６２７号、米国特許５４３４８９９号、および米国特許５９４９３９８号に開示された回路と同様の動作をする。ＳまたはＲ入力がハイとなった時、２つのトランジスタ１２および１４がＱ出力をハイまたはローレベルの電源にそれぞれ接続する。ＳとＲとが両方ローとなった時、トランジスタは両方ともオフとなり、フリップフロップに状態は、Ｑノードの容量に捕捉された電荷によって保持される。この容量は、明確な容量であっても寄生容量であっても良い。ＱＢ出力を生成するための付加回路が必要とされる。このような回路は、図６の構成でＳ，Ｒ入力を入れ替えたものがある。] 図６
[0018] トランジスタ１２はダイオード接続であっても良く、その場合はＶｄｄへの接点がＳ入力へも接続されるが、上記動作に影響は無い。]
[0019] この構成における主な欠点は、正のフィードバックが無く、Ｑノードがフロートとなることである。このため、システムにノイズが入ると、容易にノードに結合し、状態に悪影響が生じる。その状態は、ＲまたはＳ入力のどちらかがハイレベルになるまで復元されない。]
[0020] さらなる欠点は、セット状態においてＱノードがＶｄｄに十分にチャージされないことである。ｎチャネルトランジスタは、そのゲートがソースよりも少なくともトランジスタの閾値ＶＴＨ以上高い時に導通する。したがって、もしＳ入力がＶｄｄまで上がると、トランジスタ１２は、Ｑが（Ｖｄｄ−ＶＴＨ）に到達するまでしか導通しない。多くの用途において、ＱおよびＱＢ出力のレベルは、高電源電圧から低電源電圧まで振れることが望ましい。]
[0021] 添付の図７は、単チャネルプロセスにおけるＲＳラッチの第２の態様を示すものであり、米国特許７０３８６５３号、米国特許６９２２２１７号、および米国特許６８４５１４０号に開示された回路と同様の動作をする。] 図７
[0022] リセット動作を行うためにＲ入力がハイレベルに上げられると、Ｑ出力がトランジスタ２０を介して放電され、トランジスタ２５がオフとなる。トランジスタ１８はダイオード接続されており、そのソースが少なくとも高電源電圧Ｖｄｄよりも１閾値分下がると導通する。したがって、ＱＢはトランジスタ１８によってハイレベルに上げられ、トランジスタ２２はオンとなる。この状態からＲ入力がロー状態に下げられた時は、トランジスタ２２はＱをロー状態に維持し、トランジスタ１８はＱＢをハイ状態に維持する。このように、上記回路は、リセット状態においてノイズに対する良好な耐性を有する。]
[0023] セット動作を行うためにＳ入力がハイレベルに上げられると、Ｑ出力がトランジスタ１６を介してチャージされる。これによりトランジスタ２５がオンとなり、ＱＢ出力が放電され、続いてトランジスタ２２がオフとなる。しかしながら、この状態からＳ入力がロー状態に下げられた時は、トランジスタ１６，２０，及び２２は全てオフとなり、Ｑノードはフロートになる。このため、上記回路はセット状態においてはノイズ耐性が低い。さらに、上記した理由により、ＱはＶｄｄに十分にチャージされない。]
[0024] 添付の図７の回路におけるさらなる欠点は、セット状態において、トランジスタ１８および２５が共にオンであり、短絡電流が高電源から低電源へ流れることである。アクティブマトリクス装置の走査ドライバのような低周波数回路では、この短絡電流は著しく大きくなり、おそらくは回路の消費電力を２〜４倍増加させる。] 図７
[0025] この回路の他のアプローチとして、米国特許６６９０３４７号、米国特許５７０１１３６号、米国特許５４１０５８３号、米国特許５２２２０８２号、米国特許６８１３３３２号、および米国特許６９２８１３５号の開示がある。これらは全て、上記２つの課題、すなわちノードのフローティングもしくはラッチの少なくとも一方の状態での短絡電流、の少なくとも一方について開示している。]
[0026] 米国特許７０３８６５３号はまた、シフトレジスタステージにおける単チャネル出力スイッチを記載しており、添付の図８に示すようにブートストラップキャパシタの使用を説明している。ＱおよびＱＢ入力はラッチのＱおよびＱＢ出力にそれぞれ接続されており、ＣＫ入力はシフトレジスタクロックに接続されている。Ｑ出力は高電源に届かない可能性があり、それゆえ、クロックの電圧がＯＵＴピンに十分に導通しない。ブートストラップキャパシタ６１は、ＣＫが立ち上がる時にトランジスタ２７のゲート電圧を増加させるように作用する。その動作は以下の通りである。トランジスタ２７のゲートがロジックによってその導通点に上げられる。クロックが立ち上がると、その立ち上がりは出力へ通される。この立ち上がりは、キャパシタ６１によってトランジスタ２７のゲートに結合され、そのゲート電圧を増加させ、トランジスタ２７がそのソースおよびドレイン電圧がほぼ等しくなるまで導通し続けることを確保する。トランジスタ２９は、ＱＢ入力がハイの時に、出力を低電源電圧Ｖｓｓに保持する。ｎチャネルトランジスタはそのゲートが少なくとも（Ｖｓｓ＋ＶＴＨ）に保持されている限りＶｓｓを導通するので、ブートストラップは必要ない。ＱＢは一般に（Ｖｓｓ＋ＶＴＨ）より高い。] 図８
[0027] ラッチの第２のタイプはＤラッチである。周知のこのタイプのラッチが、添付の図９に示される。ＣＫがハイのとき、入力Ｄはそのまま出力Ｑとなり、その論理補が補出力ＱＢとなる。クロックが立ち下がる時、Ｑの状態は保持される。正のフィードバックループはスイッチ３１によって形成され、Ｄの値がラッチされる。] 図９
[0028] 米国特許出願公開第２００７／００９１０１４号は、Ｄラッチをカスケード接続してなる単チャネルシフトレジスタを記載している。添付の図１０は、上記ラッチ回路を示している。ＣＫがハイの時（そして、補信号ＣＫＸがローの時）、上記ラッチは透過状態であり、出力ＯＵＴは入力ＩＮに従う。ＣＫがローの時、入力データはラッチされ、出力に保持される。] 図１０
[0029] 上記回路は、先に説明したものと同様の欠点を有する。すなわち、トランジスタ２８および３０は常にオンであり、どのようなデータにおいてもトランジスタ３２および３４の一方はオンである。したがって、短絡電流がＶｃｃ１から低電源Ｖｓｓへ流れ、回路によって消費される電力を増加させる。また、出力電圧は、Ｖｃｃ２が少なくとも（Ｖｃｃ１＋ＶＴＨ）に等しい場合を除いて、Ｖｃｃ１よりも低い。しかしながら、より高い電圧Ｖｃｃ２を生成することは、電力消費とリファレンス生成回路の複雑さとの両方を増大させる。]
[0030] 本発明の第１態様によれば、同一の導電型である複数のトランジスタを含むデジタル論理回路であって、上記複数のトランジスタは、そのソース、ゲートおよびドレインが第１回路ノード、第２回路ノードおよび第１電源供給線にそれぞれ接続された第１トランジスタと、そのソース、ゲートおよびドレインが上記第２ノード、上記第１ノードおよび上記第１供給線にそれぞれ接続された第２トランジスタと、そのドレインが上記第１ノードに接続された第３トランジスタと、そのゲートおよびドレインが第３回路ノードおよび上記第２ノードにそれぞれ接続された第４トランジスタと、そのゲートが上記第１または第２ノードに接続され、そのドレインが上記第３ノードに接続された第５トランジスタとを含むデジタル論理回路が提供される。]
[0031] 上記第３トランジスタのゲートは上記第３ノードに接続されるものであっても良い。]
[0032] 上記回路は、上記第１および第２ノードの間に接続された第１ブートストラップキャパシタを備えるものであっても良い。]
[0033] 上記第１および第２ノードのどちらか一方は、当該回路の第１出力を構成しているものであっても良い。]
[0034] 上記第１ノードは、当該回路の第１入力ノードを構成しているものであっても良い。]
[0035] 上記複数のトランジスタは、そのソースおよびゲートが上記第１ノードおよび当該回路の第１入力にそれぞれ接続された第６トランジスタを含むものであっても良い。]
[0036] 上記第３および第４トランジスタのソースは、上記第１入力に接続されているものであっても良い。]
[0037] 上記第３および第４トランジスタのソースは、当該回路の第２入力に接続されているものであっても良い。]
[0038] 上記第３および第４トランジスタのソースは、第２電源供給線に接続されているものであっても良い。]
[0039] 上記第６トランジスタのドレインは、上記第１供給線に接続されているものであっても良い。]
[0040] 上記第６トランジスタのドレインは、上記第１入力に接続されているものであっても良い。]
[0041] 上記第６トランジスタのドレインは、当該回路の第３入力に接続されているものであっても良い。]
[0042] 上記複数のトランジスタは、そのソースおよびゲートが上記第６トランジスタのドレインおよび当該回路の第４入力にそれぞれ接続された第７トランジスタを含むものであっても良い。]
[0043] 上記複数のトランジスタは、そのソースおよびゲートが上記第１ノードおよび当該回路の第５入力にそれぞれ接続された第８トランジスタを含むものであっても良い。]
[0044] 上記第５入力は全体リセット入力を構成するものであっても良い。]
[0045] 上記複数のトランジスタは、そのゲートおよびドレインが上記第１入力および第３ノードにそれぞれ接続された第９トランジスタを含むものであっても良い。]
[0046] 上記複数のトランジスタは、そのソース、ゲートおよびドレインが上記第３ノード、当該回路の第６入力および上記第１供給線にそれぞれ接続された第１０トランジスタを含むものであっても良い。]
[0047] 上記複数のトランジスタは、そのソース、ゲートおよびドレインが上記第３ノード、第４回路ノードおよび上記第１供給線にそれぞれ接続された第１１トランジスタと、そのソース、ゲートおよびドレインが上記第４ノード、上記第３ノードおよび上記第１供給線にそれぞれ接続された第１２トランジスタと、そのドレインが上記第４ノードに接続された第１３トランジスタとを含むものであっても良い。]
[0048] 上記第１３トランジスタのゲートは、上記第１または第２ノードに接続されているものであっても良い。]
[0049] 上記回路は、上記第３および第４ノードの間に接続された第２ブートストラップキャパシタを備えているものであっても良い。]
[0050] 上記第３および第４ノードのどちらか一方は、当該回路の第２出力を構成しているものであっても良い。]
[0051] 上記第３ノードは、当該回路の第２入力ノードを構成しているものであっても良い。]
[0052] 上記複数のトランジスタは、そのソースおよびゲートが上記第３ノードおよび当該回路の第７入力にそれぞれ接続された第１４トランジスタを含むものであっても良い。]
[0053] 上記第５および第１３トランジスタのソースは、上記第７入力に接続されているものであっても良い。]
[0054] 上記第５および第１３トランジスタのソースは、第２電源供給線に接続されているものであっても良い。]
[0055] 上記第５および第１３トランジスタのソースは、当該回路の第８入力に接続されているものであっても良い。]
[0056] 上記第１４トランジスタのドレインは、上記第１供給線に接続されているものであっても良い。]
[0057] 上記第１４トランジスタのドレインは、上記第７入力に接続されているものであっても良い。]
[0058] 上記第１４トランジスタのドレインは、当該回路の第９入力に接続されているものであっても良い。]
[0059] 上記複数のトランジスタは、そのソースおよびゲートが上記第１４トランジスタのドレインおよび当該回路の第１０入力にそれぞれ接続された第１５トランジスタを含むものであっても良い。]
[0060] 上記複数のトランジスタは、そのソースおよびゲートが上記第３ノードおよび当該回路の第１１入力にそれぞれ接続された第１６トランジスタを含むものであっても良い。]
[0061] 上記複数のトランジスタは、そのゲートおよびドレインが上記第６入力および第１ノードにそれぞれ接続された第１７トランジスタを含むものであっても良い。]
[0062] 上記回路は、ラッチもしくはフリップフロップを構成するものであっても良い。]
[0063] 本発明の第２態様によれば、本発明の第１態様の回路で構成されるラッチまたはフリップフロップを備えているシフトレジスタが提供される。]
[0064] 本発明の第３態様によれば、本発明の第２態様のレジスタを備えているアクティブマトリクス装置が提供される。]
[0065] 上記デバイスは液晶装置を構成するものであっても良い。]
[0066] このように、種々の用途において有用な多目的デジタル論理回路を提供することが可能である。例えば、シフトレジスタのラッチまたはフリップフロップとして使用または構成されるとき、上記回路は正のフィードバックによって良好なノイズ耐性を持たせることができる。また、電源線間の短絡電流はほぼなくすことができ、電力はスイッチングの間のみで消費されるため電力消費を抑制できる。上記回路は、単一の導電型のトランジスタで達成できる。例えば、全てのトランジスタは、ＰチャネルＭＯＳトランジスタかＮチャネルＭＯＳトランジスタのどちらかとすることができる。]
図面の簡単な説明

[0067] 一般的なアクティブマトリクスディスプレイを示す図である。
通常モードの動作における一般的な走査ドライバの出力を示す図である。
反転モードの動作における一般的な走査ドライバの出力を示す図である。
走査ドライバの使用に好適な、従来のシフトレジスタを示す図である。
従来のＣＭＯＳリセットーセットフリップフロップの概略図である。
従来のＣＭＯＳリセットーセットフリップフロップの概略図である。
従来のＣＭＯＳリセットーセットフリップフロップの概略図である。
従来のブートストラップキャパシタ付きｎＭＯＳゲート回路の概略図である。
従来のＤタイプラッチの概略図である。
従来のＤタイプラッチの概略図である。
本発明の第１実施形態におけるラッチ回路の概略図である。
本発明の第２実施形態におけるラッチ回路の概略図である。
本発明の第３実施形態におけるラッチ回路の概略図である。
本発明の第４実施形態におけるラッチ回路の概略図である。
本発明の第５実施形態におけるラッチ回路の概略図である。
本発明の第６実施形態におけるラッチ回路の概略図である。
本発明の第７実施形態におけるラッチ回路の概略図である。
本発明の第８実施形態におけるラッチ回路の概略図である。
本発明の第９実施形態におけるラッチ回路の概略図である。
本発明の第１０実施形態におけるラッチ回路の概略図である。
本発明の第１１実施形態におけるラッチ回路の概略図である。
本発明の第１２実施形態における双方向クロック発生回路の概略ブロック図である。]
実施例

[0068] 第１の好適な実施形態を図１１に示す。この回路は、ｎチャネルトランジスタ４０ないし５８によって構成される。トランジスタ４０−４６，５６，および５８のドレインは、高電源Ｖｄｄに接続されている。トランジスタ４８−５４のソースは、低電源Ｖｓｓに接続されている。トランジスタ４０および５６のソースは、互いに接続されると共に、トランジスタ４２，５２，５４のゲート、トランジスタ４８のドレイン、および第１入力ノードを構成するノードでＱＢ出力に接続されている。トランジスタ４２のソースは、ノードＹで、トランジスタ５０のドレイン、およびトランジスタ４０のゲートに接続されている。トランジスタ４４および５８のソースは、互いに接続されると共に、トランジスタ４６−５０のゲート、および第２入力ノードを構成するノードでＱ出力に接続されている。トランジスタ４６のソースは、ノードＸで、トランジスタ４４のゲート、およびトランジスタ５４のドレインに接続されている。トランジスタ５６および５８のゲートは、それぞれＲおよびＳ入力に接続されている。] 図１１
[0069] 上記回路は、ＲＳラッチとして構成されており、Ｓ入力がハイ状態となった時、Ｑ出力はハイにチャージされ、トランジスタ４６−５０がオンされる。ＱＢ出力およびトランジスタ４０のゲートはトランジスタ４８および５０によって放電され、トランジスタ４０および４２はオフとなる。同様に、ＱＢがロー状態になると、トランジスタ５２および５４はオフされる。このため、安定状態での電流は生じない。]
[0070] Ｑは（Ｖｄｄ−ＶＴＨ）にチャージされ、続いてノードＸが（Ｖｄｄ−２ＶＴＨ）にチャージされる。ＱＢおよびノードＹは、どちらもＶｓｓに放電される。]
[0071] この状態でＳ入力が立ち下がった時、Ｑは（Ｖｄｄ−ＶＴＨ）にチャージされたままであり、ノードＸの電圧を維持する。同様に、もしＱがノイズの影響を受け、その電圧が下がっても、ノードＸによって（Ｖｄｄ−３ＶＴＨ）が維持される。したがって、上記回路は、改善されたノイズ耐性を示す。]
[0072] Ｒ入力がハイ状態となった時、上記ラッチの動作は類似しており、ＱとＱＢとの役割、およびＸとＹとの役割が反対となる。]
[0073] また、ノードＸを代わりのＱ出力として用い、ノードＹを代わりのＱＢ出力として用いることもできる。Ｑがハイの時、Ｘはその電圧はＱよりも低いながらもハイであり、Ｑがローの時、Ｘはローである。ＹとＱＢとの関係も同様である。]
[0074] 同様の理由により、トランジスタ４８および５０のゲートを、Ｑ出力またはノードＸのどちらかに接続することが可能である。両方のトランジスタのゲートは、同じノードに接続されていても良く、一方がＸノードに接続され、他方がＱ出力に接続されても良い。同様に、トランジスタ５２および５４のゲートは、ＱＢ出力またはノードＹのどちらに接続されても良い。]
[0075] 第２実施形態を図１２に示す。この回路は図１１と類似しており、ノードＸとＱ出力との間、およびノードＹとＱＢ出力との間にブートストラップキャパシタが付加されている。] 図１１ 図１２
[0076] これらのブートストラップキャパシタは、従来技術で説明したのと同様に動作し、Ｑ，ＱＢ，ＸおよびＹの電圧を増加させるように作用する。すなわち、Ｓ入力がハイ状態になった時、Ｑは（Ｖｄｄ−ＶＴＨ）にチャージされる。そして、トランジスタ４６はノードＸをチャージする。Ｘの電圧が増加するにつれて、この増加はキャパシタ６２によってＱに結合され、Ｑの電圧が増加する。したがって、Ｘは、Ｖｄｄまたは（ＶＱ−ＶＴＨ）のどちらかより低いものであっても、Ｖｄｄまたは（ＶＱ−ＶＴＨ）に増加する。ここで、ＶＱはＱの最大電圧である。キャパシタ６０は、同様の動作にてＱＢを引き上げる。]
[0077] 第３実施形態を図１３に示す。この回路は図１１と類似しているため、異なる点のみ説明する。トランジスタ５８のゲートは入力Ｓ１に接続され、付加トランジスタ６４が含まれる。付加トランジスタ６４は、そのソースがＶｄｄに、そのドレインが出力Ｑに、そのゲートが付加入力Ｓ２に接続されている。トランジスタ５６のゲートは入力Ｒ１に接続され、そのソースは第２付加トランジスタ６６のドレインに接続されている。トランジスタ６６のゲートはさらなる付加入力Ｒ２に、そのソースはＶｄｄに接続されている。] 図１１ 図１３
[0078] 上記回路は、ステージが（Ｓ１ ＯＲ Ｓ２）の論理結合によってセットされ、かつ、（Ｒ１ ＡＮＤ Ｒ２）の論理結合によってリセットされる点を除き、上述した動作を行う。]
[0079] 当業者にとって、上記した技術を用いてラッチをセットまたはリセットするためのいかなる要求の論理結合を用いることも可能であることは明らかであろう。]
[0080] また、もし各Ｒ入力が各Ｓ入力の論理補に接続されれば、そのブロックは論理ゲートとして機能する。例えば、図１３の回路は以下のように接続されても良い。すなわち、Ｓ１は信号ＩＮ１に接続され、Ｒ１はＩＮ１の補信号ＩＮ１Ｂに接続される。Ｓ２は第２信号ＩＮ２に接続され、Ｒ２はＩＮ２の補信号ＩＮ２Ｂに接続される。この場合、上記回路は、ＯＲゲート（Ｑ＝ＩＮ１ ＯＲ ＩＮ２）、およびＮＯＲゲート（Ｑ＝ＩＮ１ＮＯＲＩＮ２）として機能する。] 図１３
[0081] 同様に、ＩＮ信号をＲ入力に、ＩＮＢ信号をＳ入力に接続することによってＡＮＤおよびＮＡＮＤゲートを形成することもできる。この場合、Ｑ＝ＩＮ１ ＡＮＤ ＩＮ２、Ｑ＝ＩＮ１ＮＡＮＤＩＮ２である。]
[0082] 当業者にとって、上記したように入力トランジスタを直列または並列接続することによって、いかなる標準ロジック機能も生成可能であることは明らかであろう。]
[0083] 第４実施形態を図１４に示す。この回路は図１１と類似しているため、異なる点のみ説明する。トランジスタ５６のドレインはＲ入力に接続され、トランジスタ５８のドレインはＳ入力に接続される。上記回路の動作は上記したものと同じである。もし、ＳがＶｄｄに上がると、図１４に示すダイオード接続が、図１１に示すＶｄｄ接続と電気的に等価となることが分かる。] 図１１ 図１４
[0084] 第５実施形態を図１５に示す。この回路は図１１と類似しているため、異なる点のみ説明する。トランジスタ４８および５０のソースは、Ｒ入力（に接続される回路の“第２入力”）に接続され、トランジスタ５２および５４のソースは、Ｓ入力（に接続される回路の“第７入力”）に接続される。] 図１１ 図１５
[0085] 上記回路の動作は上記したものと同じである。Ｓがローレベルである時、トランジスタ５２および５４のソースはＶｓｓに接続され、既に述べたように、両方のトランジスタが導通している。Ｓが立ち上がるとき、この立ち上がりはノードＱおよびＸに導通され、既に述べたように、これら両方のノードを立ち上げる。]
[0086] 第６実施形態を図１６に示す。この回路は図１１と類似しているが、トランジスタ４４，４６および５４が省略されている。上記回路の動作は上記したものと同様であるが、ノードＸからＱへのフィードバックが除外されている。Ｓ入力がハイレベルに立ち上がるとき、Ｑ出力が（Ｖｄｄ−ＶＴＨ）にチャージされる。これにより、トランジスタ４８および５０がオンされ、ノードＱＢおよびＹが放電される。ＱＢが放電されると、トランジスタ５２がオフし、Ｑノードがその電流値でフロートとなる。リセット動作は、第１実施形態と同じである。] 図１１ 図１６
[0087] 第７実施形態を図１７に示す。この回路は図１１と類似しているが、トランジスタ６８および７０が付加されている。これらのトランジスタのゲートは、ＲおよびＳ入力にそれぞれ接続されている。トランジスタ６８のドレインはＱ出力に接続されている。トランジスタ７０のドレインはＱＢ出力に接続されている。両方のトランジスタのソースはＶｓｓに接続されている。] 図１１ 図１７
[0088] 上記回路の動作は、第１実施形態で説明したものと同様である。Ｓ入力がハイレベルに立ち上げられる時、ＱＢ出力はトランジスタ７０を介して直接放電される。これにより高速にスイッチングが行われるので、スイッチングの間の短絡電流を減らすことができる。Ｒ入力がハイレベルに立ち上げられる時、トランジスタ６８は同様にＱ出力を放電させる。]
[0089] 当業者にとって、上記実施形態の要素がさらなる回路構造を与えるように組み合わされても良いことは明らかであろう。]
[0090] 第８実施形態を図１８に示す。この回路は図１１と類似しているため、異なる点のみ説明する。トランジスタ５６および５８のゲートはＣＫ入力に接続されており、ＳおよびＲ入力は存在しない。トランジスタ５８のソースはＩＮ入力に接続されている。トランジスタ５６のソースはＩＮＢ入力に接続されている。] 図１１ 図１８
[0091] 上記回路の動作は、第１実施形態で説明したものと類似している。しかしながら、上記回路は、もしＩＮＢがＩＮの論理補であれば、Ｄタイプラッチとして動作する。ＣＫ入力がハイの時、ＩＮがハイでありＩＮＢがローであればＱはハイとなり（前述のセット状態に類似）、ＩＮがローでありＩＮＢがハイであればＱはローとなる（前述のリセット状態に類似）。ＣＫが立ち下がる時、その立ち下がりエッジの直前のラッチの状態が、ＣＫの次の立ち上がりエッジまで保持される（ＳおよびＲ入力がローの時の、前述のラッチ状態に類似）。]
[0092] 第９実施形態を図１９に示す。この回路は図１８と類似しているため、異なる点のみ説明する。トランジスタ５８のゲートおよびドレインは、第１クロック入力ＣＫおよび第１データ入力ＩＮ１にそれぞれ接続されている。トランジスタ５６のゲートおよびドレインは、第１クロック入力ＣＫおよび第１補データ入力ＩＮ１Ｂにそれぞれ接続されている。第１付加トランジスタ７４は、そのゲート，ドレインおよびソースが第２クロック入力ＣＫ２，第２データ入力ＩＮ２およびＱ出力にそれぞれ接続されている。第２付加トランジスタ７２は、そのゲート，ドレインおよびソースが第２クロック入力ＣＫ２，第２補データ入力ＩＮ２ＢおよびＱＢ出力にそれぞれ接続されている。] 図１８ 図１９
[0093] 上記回路の動作は、第８実施形態で説明したものと類似している。もしＩＮ１ＢおよびＩＮ２ＢがそれぞれＩＮ１およびＩＮ２の論理補であれば、上記回路はラッチとして動作する。ＣＫ１入力がハイの時、ＩＮ１がハイでＩＮ１ＢがローであればＱはハイとなり、ＩＮ１がローでＩＮ１ＢがハイであればＱはローとなる。ＣＫ１が立ち下がる時、その立ち下がりエッジの直前のラッチの状態が、ＣＫ１またはＣＫ２の次の立ち上がりエッジまで保持される。同様に、ＣＫ２入力がハイの時、ＩＮ２がハイでＩＮ２ＢがローであればＱはハイとなり、ＩＮ２がローでＩＮ２ＢがハイであればＱはローとなる。ＣＫ２が立ち下がる時、その立ち下がりエッジの直前のラッチの状態が、ＣＫ１またはＣＫ２の次の立ち上がりエッジまで保持される。]
[0094] ＣＫ１およびＣＫ２は同時にハイとならない。]
[0095] 第１０実施形態を図２０に示す。この回路は図１８と類似しているため、異なる点のみ説明する。トランジスタ５６のドレインは、第１付加トランジスタ７６のソースに接続されており、補データ入力ＩＮＢには接続されていない。トランジスタ５６および７６のゲートは、クロック入力ＣＫ１およびＣＫ２のそれぞれに接続されている。トランジスタ７６のドレインは、補データ入力ＩＮＢに接続されている。トランジスタ５８のドレインは、第２付加トランジスタ７８のソースに接続されており、データ入力ＩＮには接続されていない。トランジスタ５８および７８のゲートは、クロック入力ＣＫ１およびＣＫ２のそれぞれに接続されている。トランジスタ７８のドレインは、データ入力ＩＮに接続されている。] 図１８ 図２０
[0096] その動作は、第８実施形態で説明したものと類似している。ＣＫ１およびＣＫ２入力が両方ハイの時、ＩＮがハイでＩＮＢがローであればＱはハイとなり、ＩＮがローでＩＮＢがハイであればＱはローとなる。ＣＫ１またはＣＫ２が立ち下がる時、その立ち下がりエッジの直前のラッチの状態が、次にＣＫ１およびＣＫ２の両方がハイとなるまで保持される。]
[0097] 当業者にとって、上記した技術を用いてデータをラッチするクロックのいかなる要求の論理結合を用いることも可能であることは明らかであろう。]
[0098] 第２実施形態のように、Ｄラッチにブートストラップキャパシタが付加されても良い。]
[0099] 第１１実施形態は、図４に示すように、シフトレジスタにＲＳラッチを利用する。このＲＳラッチは具体的には図１１に示すものであっても良く、スイッチは図８に示すものであっても良い。上記シフトレジスタは、例えば図１に示すような、液晶装置のようなアクティブマトリクス装置の一部を形成しても良い。] 図１ 図１１ 図４ 図８
[0100] さらに、図２１に示すように、全体的なリセットがシフトレジスタに付加されても良い。図１１に示すような各ステージは、リセットトランジスタ８０を付加される。トランジスタ８０のゲートはＲＳＴ入力に接続され、そのドレインはＶｄｄに接続され、そのソースはトランジスタ５６のソースに接続される。レジスタの全てのステージのＲＳＴ入力は、全体リセット信号に共通に接続される。この信号は、例えばスタートアップ時に、レジスタの全てのステージをリセットするようにハイ論理レベルに立ち上げられるものであってよい。] 図１１ 図２１
[0101] 当業者にとって、図１１に示すラッチに置き換えて、図１２，１４，１５，１６または１７の何れのラッチを用いて形成してもよいことは明らかであろう。また、ノードＸがＱを置き換え、および／またはノードＹがＱＢを置き換えることも適用可能である。全体リセットが、図２１で説明したものと類似の方法で付加されても良い。] 図１１ 図１２ 図２１
[0102] 第１２実施形態は、双方向シフトレジスタにおいて上記ラッチを利用する。図２２において、シフトレジスタの３ステージ分を示す。このレジスタは、図１９に示される構成のラッチ８２−８６と、図８に示される構成のゲート８８−９２にて構成されている。各ラッチのＩＮ１およびＩＮ２Ｂ入力は第１方向信号ＵＤに接続され、各ラッチのＩＮ１ＢおよびＩＮ２入力は第１方向信号ＵＤの論理的補信号である第２方向信号ＵＤＢに接続されている。各ラッチ８２，８４および８６のＱおよびＱＢ出力は、各ゲート８８，９０および９２のＱおよびＱＢ入力にそれぞれ接続されている。各ゲートのＯＵＴ出力は、後段ラッチのＣＫ１入力、および前段ラッチのＣＫ２入力に接続されている。] 図１９ 図２２ 図８
[0103] 上記回路の動作は、第１１実施形態で説明したものと類似している。ＵＤがハイの時、ゲート８８のＯＵＴ出力が立ち上がるとラッチ８４のＱ出力が立ち上がり、ゲート９２のＯＵＴ出力が立ち上がるとラッチ８４のＱ出力が立ち下がる。ＵＤがローでありＵＤＢがハイの時、ゲート９２のＯＵＴ出力が立ち上がるとラッチ８４のＱ出力が立ち上がり、ゲート８８のＯＵＴ出力が立ち上がるとラッチ８４のＱ出力が立ち下がる。このように、ＵＤがハイの時はレジスタパルスが上から下へ走査され、ＵＤがローの時はレジスタパルスが下から上へ走査される。]
[0104] 第１１実施形態のように、各ラッチにおいて、ノードＸがＱを置き換え、および／またはノードＹがＱＢを置き換えてもよい。全体リセットが、図２１で説明したものと類似の方法で付加されても良い。] 図２１
[0105] 背景技術で説明したように、第１１および第１２実施形態のシフトレジスタは、互いに補関係にあるか、または、互いに重なり合わないクロックを用いても良い。英国特許出願公開第２４５２２７８号および２４５２２７９号は、図４の形態のシフトレジスタにおける出力スイッチの変形例を記載している。当業者にとって、どちらか一方の変形例を記載されたタイプのシフトレジスタに適用してもよいことは明らかであろう。] 図４
[0106] 上記各実施形態は、ｎチャネルトランジスタを使用したものを用いて説明されている。当業者にとって、全ての極性を反転、すなわち、アクティブ−ハイ信号をアクティブ−ロー信号に置き換え、ＶｓｓおよびＶｄｄの接続をＶｄｄおよびＶｓｓの接続にそれぞれ置き換えることによって、全ての実施形態をｐチャネルトランジスタのみを用いて実施可能であることは明らかであろう。]

权利要求:

請求項1
同一の導電型である複数のトランジスタを含むデジタル論理回路であって、上記複数のトランジスタは、そのソース、ゲートおよびドレインが第１回路ノード、第２回路ノードおよび第１電源供給線にそれぞれ接続された第１トランジスタと、そのソース、ゲートおよびドレインが上記第２ノード、上記第１ノードおよび上記第１供給線にそれぞれ接続された第２トランジスタと、そのドレインが上記第１ノードに接続された第３トランジスタと、そのゲートおよびドレインが第３回路ノードおよび上記第２ノードにそれぞれ接続された第４トランジスタと、そのゲートが上記第１または第２ノードに接続され、そのドレインが上記第３ノードに接続された第５トランジスタとを含むデジタル論理回路。
請求項2
上記第３トランジスタのゲートは上記第３ノードに接続されている請求項１に記載の回路。
請求項3
上記第１および第２ノードの間に接続された第１ブートストラップキャパシタを備えている請求項１または２に記載の回路。
請求項4
上記第１および第２ノードのどちらか一方は、当該回路の第１出力を構成している請求項１から３の何れか一項に記載の回路。
請求項5
上記第１ノードは、当該回路の第１入力ノードを構成している請求項１から４の何れか一項に記載の回路。
請求項6
上記複数のトランジスタは、そのソースおよびゲートが上記第１ノードおよび当該回路の第１入力にそれぞれ接続された第６トランジスタを含む請求項１から５の何れか一項に記載の回路。
請求項7
上記第３および第４トランジスタのソースは、上記第１入力に接続されている請求項６に記載の回路。
請求項8
上記第３および第４トランジスタのソースは、当該回路の第２入力に接続されている請求項１から６の何れか一項に記載の回路。
請求項9
上記第３および第４トランジスタのソースは、第２電源供給線に接続されている請求項１から６の何れか一項に記載の回路。
請求項10
上記第６トランジスタのドレインは、上記第１供給線に接続されている請求項６または７、もしくは請求項６に従属する場合の請求項８または９に記載の回路。
請求項11
上記第６トランジスタのドレインは、上記第１入力に接続されている請求項６または７、もしくは請求項６に従属する場合の請求項８または９に記載の回路。
請求項12
上記第６トランジスタのドレインは、当該回路の第３入力に接続されている請求項６または７、もしくは請求項６に従属する場合の請求項８または９に記載の回路。
請求項13
上記複数のトランジスタは、そのソースおよびゲートが上記第６トランジスタのドレインおよび当該回路の第４入力にそれぞれ接続された第７トランジスタを含む請求項６または７、もしくは請求項６に従属する場合の請求項８または９に記載の回路。
請求項14
上記複数のトランジスタは、そのソースおよびゲートが上記第１ノードおよび当該回路の第５入力にそれぞれ接続された第８トランジスタを含む請求項６，７および１０から１３の何れか一項、もしくは請求項６に従属する場合の請求項８または９に記載の回路。
請求項15
上記第５入力は全体リセット入力を構成する請求項１４に記載の回路。
請求項16
上記複数のトランジスタは、そのゲートおよびドレインが上記第１入力および第３ノードにそれぞれ接続された第９トランジスタを含む請求項６，７および１０から１５の何れか一項、もしくは請求項６に従属する場合の請求項８または９に記載の回路。
請求項17
上記複数のトランジスタは、そのソース、ゲートおよびドレインが上記第３ノード、当該回路の第６入力および上記第１供給線にそれぞれ接続された第１０トランジスタを含む請求項１から１６の何れか一項に記載の回路。
請求項18
上記複数のトランジスタは、そのソース、ゲートおよびドレインが上記第３ノード、第４回路ノードおよび上記第１供給線にそれぞれ接続された第１１トランジスタと、そのソース、ゲートおよびドレインが上記第４ノード、上記第３ノードおよび上記第１供給線にそれぞれ接続された第１２トランジスタと、そのドレインが上記第４ノードに接続された第１３トランジスタとを含む請求項１から１６の何れか一項に記載の回路。
請求項19
上記第１３トランジスタのゲートは、上記第１または第２ノードに接続されている請求項１８に記載の回路。
請求項20
上記第３および第４ノードの間に接続された第２ブートストラップキャパシタを備えている請求項１８または１９に記載の回路。
請求項21
上記第３および第４ノードのどちらか一方は、当該回路の第２出力を構成している請求項１８から２１の何れか一項に記載の回路。
請求項22
上記第３ノードは、当該回路の第２入力ノードを構成している請求項１８から２０の何れか一項に記載の回路。
請求項23
上記複数のトランジスタは、そのソースおよびゲートが上記第３ノードおよび当該回路の第７入力にそれぞれ接続された第１４トランジスタを含む請求項１６から２０の何れか一項に記載の回路。
請求項24
上記第５および第１３トランジスタのソースは、上記第７入力に接続されている請求項２３に記載の回路。
請求項25
上記第５および第１３トランジスタのソースは、当該回路の第８入力に接続されている請求項１８から２３の何れか一項に記載の回路。
請求項26
上記第５および第１３トランジスタのソースは、第２電源供給線に接続されている請求項１８から２３の何れか一項に記載の回路。
請求項27
上記第１４トランジスタのドレインは、上記第１供給線に接続されている請求項２３または２４、もしくは請求項２３に従属する場合の請求項２５または２６に記載の回路。
請求項28
上記第１４トランジスタのドレインは、上記第７入力に接続されている請求項２３または２４、もしくは請求項２３に従属する場合の請求項２５または２６に記載の回路。
請求項29
上記第１４トランジスタのドレインは、当該回路の第９入力に接続されている請求項２３または２４、もしくは請求項２３に従属する場合の請求項２５または２６に記載の回路。
請求項30
上記複数のトランジスタは、そのソースおよびゲートが上記第１４トランジスタのドレインおよび当該回路の第１０入力にそれぞれ接続された第１５トランジスタを含む請求項２３または２４、もしくは請求項２３に従属する場合の請求項２５または２６に記載の回路。
請求項31
上記複数のトランジスタは、そのソースおよびゲートが上記第３ノードおよび当該回路の第１１入力にそれぞれ接続された第１６トランジスタを含む請求項２３，２４および２７から３０の何れか一項、もしくは請求項２３に従属する場合の請求項２５または２６に記載の回路。
請求項32
上記複数のトランジスタは、そのゲートおよびドレインが上記第７入力および第１ノードにそれぞれ接続された第１７トランジスタを含む請求項２３，２４および２７から３１の何れか一項、もしくは請求項２３に従属する場合の請求項２５または２６に記載の回路。
請求項33
ラッチもしくはフリップフロップを構成する請求項１から３２の何れか一項に記載の回路。
請求項34
前記請求項３３に記載の複数のラッチまたはフリップフロップを備えているシフトレジスタ。
請求項35
前記請求項３４に記載のレジスタを備えているアクティブマトリクス装置。
請求項36
液晶装置である請求項３５に記載の装置。